HLS 101 - 모든 RTL 하드웨어 디자인 팀이 알아야 하는 것

Mentor, a Siemens Business / 이준석 차장

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신*호2020-07-02 오전 10:45:48
C 프로그램에서 Look-up table 형태로 구현된 코드의 경우 HLS를 통해 translation 되면 메모리로 구현/초기화 되나요??
Mentor32020.07.02
LUT는 롬으로 구현이 가능하며, 옵션 변경을 통해 미리 만들어진 외부 인터페이스로 적용할 수도 있습니다.
지*호2020-07-02 오전 10:45:21
[질문]중첩된 루프 내에 메모리 읽기와 쓰기가 반복적으로 필요하고 복잡한 연산이 많이 발생하는 분야는 어떤 분야들이 있을지 궁금합니다.
Mentor32020.07.02
CV, AI, 통신 등 다양합니다.
신*호2020-07-02 오전 10:43:19
그럼 HLS로 나온 RTL결과물을 디자이너가 메뉴얼하게 파이프라이닝 등과 같은 커스터마이징을 추가로 진행하고 기능과 성능 검증을 할 수 있나요?
Mentor32020.07.02
네 파이프라인에 대한 컨스트레인트를 수정하여 원하는 타이밍을 맞출 수도 있으며 변경된 타이밍이 적용된 RTL과 C 모델의 검증이 가능합니다.
안*호2020-07-02 오전 10:40:05
C기반 IP개발후에 AXI4 BUS관련 Signal이 자동 생성할 수 있는 Solution을 가지고 있는지요?
mentor22020.07.02
네. Catapult 10.5이후 version에 AXI interface관련 protocol이 제공됩니다. 아울러 NVIDIA와 함께 검증한 Matchlib을 이용하여 활용할 수 있습니다.
소*록2020-07-02 오전 10:37:27
지멘스에서 교육세미나 진행 중이신데, HLS가 하드웨어 디자인 중 정확히 어떤 디자인가요?
Mentor32020.07.02
https://www.mentor.com/hls-lp/multimedia/catapult-high-level-synthesis-platform-overview 이 링크에서 오버뷰를 참고하시는데 이해가 쉬우실 듯 합니다.
소*록2020-07-02 오전 10:36:11
안녕하세요? 좋은 아침입니다.
Mentor12020.07.02
안녕하세요 참석해주셔서 감사합니다.
박*용2020-07-02 오전 10:35:47
안녕하세요.
Mentor12020.07.02
안녕하세요. 유익한 시간 되시기 바랍니다.
윤*은2020-07-02 오전 10:35:30
어떤 FPGA를 사용하나요
Mentor32020.07.02
FPGA 종류에 종속적이지 않습니다.
신*호2020-07-02 오전 10:35:13
HLS로 나온 결과물은 HDL로 Translation 된 형태 인가요 아니면 Gate level mapping 까지 완료가 된 형태인가요??
Mentor32020.07.02
HLS의 결과물은 RTL 입니다. gate level 은 이후의 합성 툴에서 진행하십니다.
이*진2020-07-02 오전 10:35:07
안녕하세요. HLS를 설계 뿐 아니라 검증 쪽에도 적용할 수 있나요?
Mentor32020.07.02
HLS는 HLV(high level verification)을 도입하였을 때 보다 효율적입니다. 기존의 RTL 기반 검증을 C/C++ 레벨에서 진행함으로써 용이성, 런타임 단축 등의 기대효과가 있습니다.