HDL과 IP 그리고 상위언어를 쉽게 합성하는 HLS 특강

Intel / 양준식 차장

웨비나정보 웨비나Q&A

강*현2016-12-06 오전 10:50:57
HLS tool이 아직 개발중인 것으로 보입니다. 맞나요?
intel22016.12.06
현재 일부 Customer를 통한 beta version으로 안정성 및 완성도를 높이는 작업을 하는 중이면, 내년 출시 예정입니다.
김*형2016-12-06 오전 10:50:50
c++ 작성이 에러말고 워닝이 있는경우에도 문제 없이 변환이 되는지요?
intel22016.12.06
C++ 내용에 error가 없어도, HLS를 통한 변환 시, error가 발생할 수 있습니다. 당연히 워닝에 대한 내용도 문제가 없을 수도 있지만, 발생 될 수도 있습니다. HLS를 통해 변환 된 HDL을 Simulation을 통해 검증하시고, 사용하셔야 하며, FPGA Target 시 Max performance가 원하시는 spec에 만족하는지 확인하셔야 합니다.
전*석2016-12-06 오전 10:50:49
컴파일러의 변경에 의해서 기존 코드가 변경되어야 하는 것이 있을까요?
intel12016.12.06
HLS컴파일러의 경우 하드웨어로 컴파일된 결과인 IP가 생성됩니다. 기존의 코드는 포인터 및 반복 이터레이션은 유저가 변경을 해주셔야 합니다.
정*우2016-12-06 오전 10:50:41
코드가 보는게 가능하다고 하셨는데, 그러면 코드를 이용하여 수정 작업도 가능하다고 생각되는데 맞나요 ?
intel22016.12.06
코드를 보며, 수정이 가능하지만, 모든 code가 일반적인 HDL로 변환되어 open되는 것이 아닌 encryption되는 부분도 있습니다.
김*환2016-12-06 오전 10:50:23
오픈 CL컴파일러 있나요? 요즘 오픈CL쪽 해야하는데 관심있어서요
intel32016.12.06
altera에서 OpenCL 컴파일러가 있습니다. FAE나 세일즈에게 문의 하시면 됩니다.
강*현2016-12-06 오전 10:50:15
HLS을 배우기 위한 예제 code나 training 자료가 있나요?
intel32016.12.06
예제 소스 추후에 받아보실수 있습니다.
정*우2016-12-06 오전 10:50:08
해당 툴을 이용하여 IP를 설계 할 경우 ASIC에도 사용 가능한가요
intel12016.12.06
사용 불가 합니다. Intel FPGA를 target으로 하고 있습니다.
홍*성2016-12-06 오전 10:50:03
HLS에서 생성된 HDL code를 Synopsys나 Cadence tool에서 사용할 수도 있나요?
intel32016.12.06
FPGA 타겟이라 생성된 소스로 가능합니다.
전*석2016-12-06 오전 10:49:55
A++를 사용한다면 기존 IP들은 그대로 사용하고 CONFIGURATION만 다시 잡아주면 되는것이지요?
intel12016.12.06
A++를 이용할 경우의 결과 물이 Avalon base로 생성이 되기 때문에 Qsys에서 bus base로 IP를 연결해 주셔야 합니다. 이후 과정은 quartus ii flow와 동일 합니다.
강*선2016-12-06 오전 10:49:54
기존 ALTERA H/W Tool을 사용했던 소스를 상위언어로 쉽게 합성할수 있나요? 어느정도 배우면 사용가능한지?
intel22016.12.06
HDL을 상위언어로 합성은 불가능합니다. HDL 언어나, 상위언어(C,C++)는 구조적인 이해가 다르므로, 시간을 가늠할수 는 없습니다. 하지만. C언어를 사용하실 수 있다면, Verilog언어는 기초가 같기 때문에, 사용하는데 어려움이 없으 실 것입니다.