전원선로상의 노이즈 현상의 이해와 대책
2019.06.20 10:30~12:00
전기전자 평생교육원 / 박경진 교수
권명근2019-06-20T11:09:19.227Z
수고하셨습니다.2019-06-20T11:09:57.097Z
감사합니다. 재방송이 곧 시작되니 재방송도 많은 시청 부탁드립니다.백종옥2019-06-20T11:09:18.937Z
대부분 전원 설계시에 IC에서 소개하는 설계 자료만을 이용했는데, PDN 이라는 방법을 소개해 주셔서 새로운 정보를 얻은 듯 합니다.2019-06-20T11:12:42.747Z
감사합니다.정성수2019-06-20T11:09:15.243Z
수고하셨습니다.2019-06-20T11:09:59.953Z
감사합니다. 재방송이 곧 시작되니 재방송도 많은 시청 부탁드립니다.정성수2019-06-20T11:08:54.260Z
EMC 관련 세미나도 여러번 듣고 책도 봤지만 어럽네요. 감이 잘안옵니다.2019-06-20T11:09:35.333Z
반복해서 봐야 합니다. ^^ 경험치가 많이 작용해서 그렇습니다.김승주2019-06-20T11:08:16.437Z
RLC 소자를 선로상에 직렬로 연결하여 시뮬레이션에 구현하는지요?김승주2019-06-20T11:07:42.087Z
시뮬레이션에는 아트웍상의 전원선로 길이를 어떻게 구현하는지요?이지훈2019-06-20T11:06:59.790Z
안녕하세요. 지각2019-06-20T11:08:27.890Z
안녕하세요. 재방송 진행되며, 종료된 후에 다시보기도 가능하니 늦으셨더라도 다시 시청하실수 있습니다.지정호2019-06-20T11:06:51.187Z
[질문]전원 신호상 길이가 길어지면 저항이 커지고, 신호 세기가 줄어들어 노이즈가 커지면, SNR 효율을 높이기 위한 방안이 있는지 궁금합니다.최윤혁2019-06-20T11:05:39.863Z
병렬 Cap으로 Noise저감할 경우 Signal(Power) Delay 는 어떻게 처리할까요?2019-06-20T11:06:58.150Z
전원 딜레이 발생이라는 말은 처음듣는대요...이혁식2019-06-20T11:01:54.997Z
LDO Regulator 입력단 출력단 설계시 커페시터의 배치를 입력단 혹은 출력단중 어느쪽에 비중을 주어 설계하는 것이 좋은지 궁금합니다. 정확한 기준은 없겠지만 커페시터 개수를 최소화해야한다면 어느쪽을 더 신경써야할까요?2019-06-20T11:06:31.553Z
배선을 짧게 가는방향부터 고민해보셔야 합니다. 그 후 출력단 고민을 하시면 되겠습니다. 커패시터는 최소화 하기 어려운 점이 있습니다. 실험적으로 접근하시는게 중요하겠습니다.