: 노이즈 팩터를 시뮬레이션 결과를 보고 debugging을 통해서 개선하는 결과롤보실수 있습니다.

: 외부 온도에 대해서는 지원하지 않지만 동작전압은 지원합니다.

: 연동되는 시뮬레이션은 지원되지 않지만 여러개의 FPGA같은 멀티 Power 를 가지는 칩을 지원하는 Power rail은 지원이 가능합니다.

: 만일 웹벤치에서 제공하지 않는다면, 기본적으로 Datasheet 이나 application note를 참고하셔도 되며, 추가적으로 TINA tool에서도 지원 가능여부를 확인 하시는 것도 좋을 듯 합니다

: 넵, 가능 합니다

: Altium Designer OrCAD Capture CIS DxDesigner DesignSpark P-CAD Cadsoft Eagle 이상 6가지입니다.

: 이더넷의 경우는 Ehternet1 Xpro 는 별도의 제품의 있어, Atmel MCU 에 붙여 사용하실 수 있으며, 해당 예제도(noe RTOS version) 아래방법으로 다운 가능합니다. Atudio studio -> file -> new-> Example project -> Search TCP/IP .

: 코드 편집 기능은 이미 사용이 가능하고 라이팅 기능고 Ateml Studio 7에서 향상이 되었습니다

: ASFv4 을 사용하였습니다. ASFv3(embeded ASF) 대비 code size 및 bianry size 등이 optimization 되었습니다.

: Device 군에 따라 다르지만 GXT 30Gbps , GX Device는 17.4Gbps 까지 가능합니다. 10Gbps도 당연히 가능합니다.

: Tool의 design guide 에 맞춰 단계별로 opmization을 수행해야 하고, retiming 은 quarrus option 만으로 자동으로 진행 됩니다.

: Hyper register는 tool이 자동으로 추가하거나 적당한 위치에 fitting을 합니다. 하지만 여기서 Hyper register를 사용하기 위한 조건에 만족시켜야 합니다.

: skew 및 fmax는 TimeQuest를 통해 확인이 가능하시며, 삽입여부는 Chip Planner 를 통해 확인 가능합니다.

: 예... 그렇습니다. 일반적인 optimization 방법이고, Stratix 10에서는 이것을 logic cell이 아닌 routing path에서 register를 만들어 낼 수 있는 것입니다.

: 기존 설계를 컨버젼하여 적용하는 것은 가능합니다. 수동 작업은 본 세미나의 Hyperflex 알고리즘 적용 하는 작업이 필요합니다. 단 device는 stratix 10을 사용하셔야 합니다.

: 목표값에 대한 설정은 없습니다. Design안에서 선언되는 clock이 기준이 될 것이며, Timing을 meet하기 위해 Tools이 Device가 가지고 있는 hyper register를 통해 Target을 도달할 것입니다.

: 지금 현재 Quartus version에서는 옵션을 위해 patch가 필요하며 update version에서는 Quartus에 포함 됩니다.

: 타이밍에 대해 툴이 좀 더 지능화된 것입니다. 이전과 마찬가지로 개발자분들이 매뉴얼하게 타이밍을 잡을 수도 있습니다. 그렇다면 툴이 최적화한 것과 개발자분들이 최적화한 것 둘 중에 좋은 것을 취하시면 될 것입니다.

: 지금 현재 Quartus version에서는 옵션을 위해 patch가 필요하며 update version에서는 Quartus에 포함 됩니다.

: Hyper regiter 사이즈는 현재 실리콘 공정에서 제작시 매우 작은 크기로 만들 수 있습니다. Arria 10 대비 die size가 큰 차이가 없는 것으로 알고 있습니다.