2026년 08월 05일(수)
차세대 하이엔드 FPGA, Stratix 10의 혁신적인 Hyperflex 아키텍쳐 집중탐구

D-3900 2015.12.01 08:30~12:00

ALTERA / 나희석 차장

웨비나정보웨비나Q&A

  • 이승신2015-12-01T10:45:35.000Z

    하이퍼 파이플링을 쓰기 위해서는 프로그램밍을 새로 해야 한다는 것인데 그렇게 해서 얻어지는 이득 대비 개발비용,선능개선에 대한 효율이 우수하다고 단정될 수 있나요?

  • 2015-12-01T10:51:22.000Z

    물론 성능 개선이 모두 생산성 향상의 결과를 크게 가져오지는 않습니다. 하지만 제품의 성능 향상을 높게 목표로 하고 있는 업체에서는 이부분이 우선적으로 해결해야 하기 때문에 업급된 내용입니다.

  • 서상준2015-12-01T10:45:08.000Z

    타이밍분석방법에 대한 자료가 있나요?

  • 2015-12-01T10:47:41.000Z

    Altera site에서 training이 있으며, Altera 오프라인 교육도 있으니 담당 FAE에게 문의 하시면 됩니다.

  • 고재철2015-12-01T10:43:54.000Z

    설계시 타이밍 에러가 거의 없다고 보면 되나요?혹은 타이밍 옵티마이저 작업을 개발자가 할 필요가 없어지나요?

  • 2015-12-01T10:45:54.000Z

    타이밍에 대해 툴이 좀 더 지능화된 것입니다. 이전과 마찬가지로 개발자분들이 매뉴얼하게 타이밍을 잡을 수도 있습니다. 그렇다면 툴이 최적화한 것과 개발자분들이 최적화한 것 둘 중에 좋은 것을 취하시면 될 것입니다.

  • 정영균2015-12-01T10:43:40.000Z

    effort level은 어떻게 나누는 거죠? 단순히 노동의 강도인가요?

  • 2015-12-01T10:48:16.000Z

    컴파일시 Synthesis, P&R을 진행할 때 슈도랜덤 방식에 의거하여 일정치 이상의 타이밍을 만족하면 그 다음 블럭으로 넘어가게 됩니다. effort level을 높이면 확률적으로 좀 더 많은 수행을 하게 되어 컴파일 시간은 늘어나지만 타이밍 적으로는 좀 더 좋은 조건을 찾아낼 수도 있습니다.

  • 임성오2015-12-01T10:43:35.000Z

    Hyper-Register를 사용하기 위하여 Quartus 툴에서 별도의 옵션을 사용해야 하나요?

  • 2015-12-01T10:49:20.000Z

    지금 현재 Quartus version에서는 옵션을 위해 patch가 필요하며 update version에서는 Quartus에 포함 됩니다.

  • 신성욱2015-12-01T10:43:21.000Z

    stratix 10 패키지가 적용된 컴파일러 버젼은 몇 부터 인가요?

  • 2015-12-01T10:44:36.000Z

    Spectra-Q engine이 적용되는 15.1부터이며, 사실상 16.0부터라고 보시면 됩니다.

  • 서상준2015-12-01T10:43:18.000Z

    Stratix 10 FPGA 의 타사 대비 장점은 무엇인가요?

  • 2015-12-01T10:45:42.000Z

    Fmax를 높이기 위해 count 되지 않은 routing 용 register를 가지고 있습니다. 결론은 타사대비 높은 Fmax를 구현 가능할 것으로 예상합니다.

  • 이대훈2015-12-01T10:43:13.000Z

    2배이상의 성능을 내려면 어떤 방식으로 살계 변경해야 좋을까요? 10:42분 강의에서

  • 2015-12-01T10:53:30.000Z

    디자인 블럭 노드 사이에 기존에는 라우팅 딜레이 타임에 따라 임의로 register를 삽입해 주는 디자인을 활용했다면 지금은 Hyper retiming option을 사용하여 전체 흐름에서 가장 느린 라우팅 노드를 평균적인 타이밍 노드로 잡아주게 되어 F_max 상승을 기대할 수 있습니다. 결국 디자이너의 추가적인 노력을 툴의 노력으로 돌리시면 됩니다.

  • 2015-12-01T10:55:23.000Z

    여기서 설계방식을 다 말씀 드릴 수 없지만, 결과적으로 2배 이상의 성능을 내기 위한 방법으로는 Pipelining과 회로의 parellelizae가 기본이 됩니다.

  • 양성대2015-12-01T10:42:05.000Z

    성능향상은 있어보입니다. 하지만 하이퍼레지스터가 10배 정도 많다고 하면 그만큼 영역을 많이 점유하지 않나요!?

  • 2015-12-01T10:45:45.000Z

    Hyper regiter 사이즈는 현재 실리콘 공정에서 제작시 매우 작은 크기로 만들 수 있습니다. Arria 10 대비 die size가 큰 차이가 없는 것으로 알고 있습니다.

  • 최정호2015-12-01T10:42:03.000Z

    오~ 그대로 사용 가능하면... ㅎㅎ 그런데 약간의 수정이라는 것이 걸리네요.

  • 2015-12-01T10:43:29.000Z

    약간의 수정이라는 말은 Fmax를 최대로 하기위한 수정을 이야기하는 것이며, 이전 design이 Arria10 이라면 별도의 수정이 없어도 됩니다.
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