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Vivado HLS를 이용하여 Zynq-7000 All Programmable SoC 상에서 OpenCV application을 HW acceleration 을 이용하여 구현하는 방법

2013.12.19 10:30~13:00 정 웅 부장 / XILINX

  • sang jun seo2013-12-19T11:42:48.000Z

    pl과 ps쪽 on chip 메모리용량?

  • 2013-12-19T11:44:42.000Z

    PS쪽 on chip 은 256K이고 PL block ram이기 때문에 최대 3020K 입니다.

  • 이덕연2013-12-19T11:42:00.000Z

    고맙습니다. ZYNQ 에서 PL 사용하는 개념을 잡는데 도움이 되었습니다.

  • 2013-12-19T11:44:08.000Z

    유익한 시간 되셨다니 저희도 기쁘네요. ^^

  • 무명2013-12-19T11:40:09.000Z

    ZYNQ의 PL로직으로 인가되는 클럭을 FCLK로 사용할 시, speed 등급에 따라 다르겠지만 3grade 일 경우 약 150MHz정도가 timing error없이 사용가능 한것으로 알고 있습니다. 만약 로직에서 더 높은 클럭을 사용하고 싶을 시에는 외부 clock을 사용하는 방법뿐인가요? 다른 해결책이 있다면 어떤것이 있을지요?

  • 2013-12-19T11:41:36.000Z

    가장 빠른 PL은 kintex급으로 구성되어 있습니다. 현재 250Mhz 이상 양산 가능합니다.

  • sang jun seo2013-12-19T11:37:44.000Z

    카메라 데이타 전송량 1.2GByte/sec 주기비교알고리즘(병령 픽셀 뺄샘 연산)으로 결함을 찾는 경우 실시간 처리 가능할가요?

  • 2013-12-19T11:42:48.000Z

    HP port 를 2~3개 사용하고 이에 대한 스케쥴링을 하면 가능할 것 같습니다. 정확한 내용은 계산해봐야 합니다.

  • 임형준2013-12-19T11:37:30.000Z

    FULL HD 3D를 처리 하면 처리 속도가 1/2로 줄어 들수 도 있겠네요

  • 2013-12-19T11:40:37.000Z

    앞서 말씀드린 것처럼, DDR3 access속도가 관건일것 같습니다. 하나로는 속도가 안나올것 같습니다.

  • 권판조2013-12-19T11:35:20.000Z

    EVM 하나 추천...

  • 2013-12-19T11:37:42.000Z

    가장 무난한 EVM은 Xilinx의 ZC702 입니다.

  • sang jun seo2013-12-19T11:33:33.000Z

    시뮬레이션으로 영상처리시간을 미리 알 수 있나요?

  • 2013-12-19T11:39:35.000Z

    기본적으로 HLS로 synthesis 하면 latency를 제공해주기 때문에 판단 가능하리라고 봅니다.

  • 김길현2013-12-19T11:33:27.000Z

    단종이라는 뜻이 FPGA의 ISE 프로그램을 업그레이드 중지한다는 것으로 이해 하면 되는 거죠?

  • 2013-12-19T11:34:24.000Z

    네 그렇습니다. 7시리즈까지만 지원합니다.

  • 권판조2013-12-19T11:33:23.000Z

    HD 카메라 데이터를 H264 변환하고 전송하는 시스템...

  • 2013-12-19T11:41:22.000Z

    네 가능합니다.

  • 이웅재2013-12-19T11:32:06.000Z

    다시말하면 특별한 C코딩룰같은게 존재하는지요

  • 2013-12-19T11:38:39.000Z

    네 코딩 가이드 문서가 있습니다. HLS user guide에 기술되어 있습니다.
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