SK하이닉스(대표이사 곽노정)가 일본 교토에서 열린 IEEE VLSI 심포지엄 2025에서 차세대 D램 기술 로드맵을 공식 발표하며 미래 반도체 기술 혁신 방향성을 제시했다.


SK하이닉스 차선용 미래기술연구원장(CTO)은 10일 IEEE VLSI 심포지엄 2025 기조연설에서 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 발표하며, 현재의 미세 공정이 점차 성능과 용량 개선에 어려움을 겪고 있다고 밝혔다.

이를 해결하기 위해 10나노 이하의 기술 개발에서 4F² VG 플랫폼과 3D D램을 기반으로 기술적 한계를 돌파할 것이라고 강조했다.

4F² VG 플랫폼은 D램의 셀 면적을 최소화하고 수직 게이트(Vertical Gate) 구조를 적용해 더욱 고집적·고속·저전력 메모리를 실현할 수 있는 기술이다.

기존의 평면형 구조 대신 수직형 게이트를 채택함으로써 데이터 저장 효율을 높이고, 웨이퍼 본딩 기술을 접목해 전기적 특성을 향상시킬 예정이다.

차 CTO는 3D D램 역시 차세대 기술의 핵심 축으로 제시했다. 업계에서는 제조 비용이 적층 수에 따라 증가할 것으로 전망하지만, SK하이닉스는 기술 혁신을 통해 비용 문제를 극복하고 경쟁력을 확보할 방침이다.

차 CTO는 발표에서 “과거 20나노가 한계라고 전망됐던 D램 기술이 지속적인 혁신을 통해 현재에 이르렀다”면서 젊은 엔지니어들이 미래 기술 개발에 참여할 수 있도록 장기적인 혁신 비전을 제시하고 업계와 협력할 계획임을 밝혔다.

한편, 행사 마지막 날인 12일에는 SK하이닉스 박주동 부사장(차세대D램 TF 담당)이 발표자로 나서, VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 개선한 최신 연구 결과를 공개할 예정이다.

이번 IEEE VLSI 2025에서 SK하이닉스가 공개한 기술 로드맵은 반도체 업계의 차세대 메모리 혁신을 주도하며, 향후 30년간 지속 가능한 D램 기술 발전을 실현하는 중요한 발판이 될 전망이다.