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[특강] 인텔 E-tile Hard IP를 사용한 "이더넷 디자인 및 디버깅 마스터하기"
D-1890 2021.06.01 10:30~12:00
Intel / 김형숙 부장
박종원2021-06-01T11:38:36.710Z
기존 프로그램과의 호환성은 어떤가요전승호2021-06-01T11:29:40.453Z
[질문]인텔 E-tile Hard IP사용 '이더넷 디자인 및 디버깅" 관련 최근 이슈와 해결사례가 궁금합니다.2021-06-01T11:36:22.140Z
특별한 이슈는 없었습니다. Hard IP라서요.이동근2021-06-01T11:24:45.267Z
관련 유튜브 동영상 사이트도 있을까요?2021-06-01T11:25:15.753Z
네.김수열2021-06-01T11:19:14.170Z
[질문] 디버깅 툴킷을 이용시에 실시간 분석이 가능한 이더넷 IP의 최대 수는?2021-06-01T11:21:37.110Z
실시간 monitoring에 대해서는 Ethernet MAC 하나씩 가능합니다. 예를 들어 100G MAC 같은 경우는 25G*4 이지만 100G MAC을 사용하고 이것을 Monitoring할 수 있는 것입니다.지정호2021-06-01T11:15:27.103Z
[질문]E-tile 10G/25G/100G MAC Hard IP를 통해 비용을 절감 외에 보안과 효율성에서는 Soft MAC과 비교하면 어떤지요?2021-06-01T11:17:46.700Z
Intel FPGA에서 제공하는 soft MAC IP 라면 , 보안에 대해서는 크게 다르지 않을 것 같습니다. FPGA logic 효율로 보자면 e-tile hard ip 사용이 더 좋습니다.이경희2021-06-01T11:12:47.897Z
Ethernet 디자인 시 Logic 및 부품 선정이 중요할 것 같은데요. 디자인 시 중요한 항목 및 주의할 사항들은 무엇인가요?2021-06-01T11:14:18.550Z
Hard IP를 사용할 경우, RSFEC & PTP 사용여부에 의하여 사용 가능하신 Port가 있습니다. 이점은 디자인 하실 때, FAE와 협의가 필요하실 수 있습니다.손정환2021-06-01T11:12:26.617Z
[질문] 고속 이더넷 구현시 FPGA의 설계 변화 대응도는 문제 발생 즉시 수정 및 반영이 가능한가요2021-06-01T11:14:18.897Z
FPGA는 합성/P&R 등의 컴파일 flow가 있습니다. 수정사항이 발생할 경우 컴파일 시간이 소요됩니다. 컴파일 시간은 device의 logic size등에 따라 달라집니다.이민수2021-06-01T11:10:12.663Z
Stratix 10 series에서 PHY와 일부 MAC에서 Hard IP를 이용하여 Ethernet을 구현할 수 있는 경우에 대해서 질문드립니다2021-06-01T11:12:08.527Z
Stratix 10에는 여러 종류의 transceiver tile이 있습니다. 어떤 tile을 사용하느냐에 따라 MAC hard IP 적용이 달라질 수 있습니다. e-tile에서는 PHY와 MAC hard IP, FEC hard IP가 들어가 있습니다.문주웅2021-06-01T11:08:38.813Z
Quartus에서 JTAG을 통해서 Intel Ethernet IP의 status를 실시간으로 분석하는 경우 효과적으로 debugging하는 방법에 대해서 질문드립니다2021-06-01T11:14:03.090Z
지금 설명하고 있는 Ethernet Toolkit을 이용하여 ethernet packet 전송과 BER check, HIP 의 status등을 실시간으로 확인 할 수 있습니다.조경묵2021-06-01T11:08:20.833Z
네 xilinx사 적용 기능이 있는지2021-06-01T11:10:53.773Z
문의 내용을 이해 하지 못했습니다. 다시 설명 부탁 드립니다.