국내 팹리스 기업 파네시아가 차세대 AI 인프라 연결 기술을 앞세워 글로벌 데이터센터 시장 공략에 속도를 낸다.

파네시아는 올해 하반기 중 PCIe 6.4와 CXL 3.2를 동시에 지원하는 퓨전 스위치 칩의 양산에 들어간다고 16일 밝혔다.

회사 측은 이 제품이 CXL 3.2 규격의 핵심 기능을 모두 담은 것은 물론, 업계에서 유일하게 포트 기반 라우팅(PBR)까지 지원하는 ASIC 스위치라고 설명했다.

지난해 10월 공개한 실리콘 샘플의 양산형 버전이라는 점도 함께 강조했다.

이 칩의 핵심은 서로 다른 장치를 하나의 연결망 안에서 유연하게 묶을 수 있다는 데 있다.

파네시아에 따르면 해당 스위치는 단일 칩에서 PCIe와 CXL 프로토콜을 함께 처리할 수 있어 GPU, CPU, 메모리 확장 장치, AI 가속기 등 최신 데이터센터와 고성능 컴퓨팅(HPC)에 쓰이는 다양한 장비를 하나의 구조 안에 연결할 수 있다.

특히 자원을 고정된 방식이 아니라 필요에 따라 조합하는 ‘컴포저블 아키텍처’를 랙 단위로 구현할 수 있도록 설계돼, 대규모 AI 학습과 추론 환경에서 자원 낭비를 줄이는 데 초점이 맞춰졌다.

파네시아는 이런 구조가 LLM, RAG, DLRM 같은 대형 AI 워크로드와 과학기술 계산에 필요한 시스템의 투자비와 운영비를 줄이는 데 도움이 된다고 밝혔다.

가장 눈에 띄는 차별점은 라우팅 구조다.

통상 데이터센터 연결 구조는 트리 형태에 가까운 계층 기반 라우팅(HBR)에 묶이는 경우가 많지만, 파네시아는 여기에 포트 기반 라우팅을 함께 넣었다.

회사는 이 기능을 이용하면 패브릭 토폴로지를 보다 자유롭게 설계할 수 있고, 장치 간 데이터 이동 경로를 줄여 전체 시스템 효율을 높일 수 있다고 설명했다.

또 스위치끼리 직접 연결하는 캐스케이딩 기능을 통해 여러 서버 랙에 있는 수천 개 수준의 장치까지 단일 패브릭으로 묶을 수 있다고 밝혔다.

이는 장치 간 통신을 외부 네트워크에 크게 의존하지 않고 처리할 수 있다는 뜻으로, 대규모 AI 인프라의 병목을 줄이는 방향과 맞닿아 있다.

성능 측면에서도 고대역폭과 저지연을 동시에 노렸다.

파네시아는 CXL.cache, CXL.mem, CXL.io 등 CXL의 주요 서브 프로토콜을 모두 지원해 장치 간 일관성을 유지할 수 있다고 밝혔다.

제품 소개 페이지에는 이 스위치가 256레인 기반 고팬아웃 구조와 100나노초 미만 수준의 지연 특성을 내세우고 있으며, 자사 저지연 CXL IP를 바탕으로 설계됐다고 적혀 있다.

파네시아는 이를 통해 대규모 AI와 HPC 환경에서 장치 간 통신 효율을 끌어올릴 수 있다고 보고 있다.

파네시아는 최근 CXL 분야에서 빠르게 존재감을 키워온 기업이다.

회사는 올해 초 CES 2026에서 같은 계열의 패브릭 스위치와 파일럿 시스템을 공개했고, 당시에도 PBR을 포함한 CXL 3.2 기능 지원을 전면에 내세웠다.

또 2024년 시리즈A 투자 유치 과정에서 약 800억원을 조달하고 3,400억원대 기업가치를 인정받았다고 소개한 바 있다.