1. 문제 정의: 부팅 실패의 원인은 첫 신호에 있다

제품 검증 과정에서 반복적으로 발생하는 시스템 리셋과 간헐적인 부팅 실패는 종종 고속 인터페이스 또는 소프트웨어 문제로 판단된다. 그러나 실제 원인을 분석해 보면 전원 무결성, 파워 시퀀싱, 리셋과 클럭 같은 시스템의 가장 기본적인 초기 동작 조건에서 문제가 시작되는 경우가 많다. 그 결과 고속 신호나 소프트웨어 계층에서 디버깅을 시작하면 원인이 있는 곳과 다른 층을 오래 탐색하게 되고, 재현이 어려운 간헐 불량일수록 이 비용은 커진다.

따라서 디버깅의 출발점은 각 전원 레일의 안정화, 리셋 해제, 클럭 준비, CPU 기동으로 이어지는 시스템 초기화 과정을 단계별로 되짚는 것이다. 본 문서가 답하려는 질문은 하나다. 전압이 있는지가 아니라, 전원과 PGOOD, 리셋, 클럭이 올바른 순서와 품질로 연결되어 있는지를 계측으로 어떻게 확인하는가이다.

2. 임베디드 시스템의 전원 경로와 측정 지점

원인을 좁히려면 먼저 전원과 신호가 만나는 위치를 알아야 한다. 임베디드 시스템은 전원 관리 블록, 코어 프로세싱 및 메모리 블록, 주변장치 및 구동 블록의 세 부분으로 구성된다. 전원 관리 블록에서는 AC 입력이 SMPS(Switch Mode Power Supply)를 거쳐 12 V 또는 5 V DC 버스로 변환되고, PMIC와 LDO가 VDD_CPU(1.0 V), VDD_IO(1.8 V), VDD_DDR(1.2/0.6 V), VDD_3V3(3.3 V) 등 기능부별 레일을 생성한다. 이 레일들은 정해진 타이밍과 제어 신호 체계에 맞춰 순차적으로 기동해야 하며, 전원 시퀀스 로직이 Power On Sequence, Power Good Monitor, Fault Protection(OVP/UVP/OCP/OTP)을 담당한다.

주변장치 블록의 디스플레이 백라이트, 모터 드라이버, 이더넷, 카메라 모듈은 상대적으로 큰 전력을 소비한다. 그래서 시스템 코어가 완전히 부팅되어 OS가 안정화되기 전까지는 전원이 인가되지 않도록 설계한다. 이 선택은 주변장치의 가용 시점이 늦어지는 것을 감수하는 대신, 부팅 구간에서 대전류 부하가 만드는 전원 외란을 차단한다.

측정 지점의 원칙은 다음과 같다. 우선 부하 IC 근처의 수신 지점에서 규격을 만족하는지 확인한다. 이상이 발견되면 같은 신호의 공급단과 중간 경로를 비교해, 발생원의 문제인지 경로의 임피던스·반사·PDN(Power Delivery Network) 문제인지 분리한다. 그림 1이 전원 인가 시퀀스와 부트 시퀀스 전 구간의 측정 지점을 보여준다. 코어 전원 리플(CPU 핀 기준 1% 미만), VDD_DDR 리플과 DQ/DQS 셋업·홀드 타이밍 마진, CLKOUT 지터와 PGOOD 대비 RESET 타이밍 마진이 핵심 측정 항목이다.

3. 전원 인가 시퀀스와 부트 시퀀스: 순서가 규격이다

측정 지점이 정해졌다면 다음 질문은 무엇을 기준으로 판정할 것인가이다. 전원 인가 시퀀스(Power-on Sequence)는 시스템에 전원이 공급된 순간부터 CPU가 실행 가능한 상태가 될 때까지의 하드웨어 준비 과정이고, 부트 시퀀스(Boot Sequence)는 CPU 리셋이 해제된 이후 운영체제 또는 애플리케이션이 실행될 때까지의 소프트웨어 시작 과정이다. 전원과 클럭이 안정적으로 준비되지 않으면 부트 시퀀스는 정상적으로 시작될 수 없다.

전원 인가 시퀀스는 외부 전원 공급, 전원 트리 활성화, 전원 시퀀스 타이밍, 클럭·CPU 안정화의 네 단계로 진행된다. 부트 시퀀스는 리셋 해제 직후의 리셋 벡터 페치에서 시작해 부트 디바이스 탐색, 1차 부트로더(SPL) 로드, DDR 초기화, 풀 부트로더 실행, 드라이버 초기화, 애플리케이션 시작으로 이어진다. SPL이 DDR 메모리 컨트롤러를 초기화해야 비로소 용량이 큰 본 부트로더와 OS 커널을 올릴 수 있다. 그 결과 DDR 초기화 구간의 전원·신호 품질이 부팅 성공 여부에 직결된다.

검증의 기준은 전압 절대값 하나가 아니다. 그림 2의 검증 항목처럼 각 전압 레일 간 지연의 규격 적합(Timing Accuracy), 전압 상승 시 딥·오버슛 없는 단조 증가(Monotonic Rise), 모든 레일 안정화 후의 PGOOD 어서션, PGOOD 이후 적절한 지연을 둔 리셋 해제(Reset Release Timing)의 네 축으로 판정한다. 그 기준값은 전원을 받는 쪽 디바이스 데이터시트의 파워 시퀀스 규격에서 가져와야 한다. 따라서 모든 레일을 장시간 동시에 관찰하기보다, 기준이 되는 입력과 코어 전원, PGOOD, 리셋을 먼저 동기화해 여러 채널로 함께 보는 구성이 효율적이다.

4. 클럭 안정성: 위상 잡음이 타이밍 마진을 잠식한다

전원 레일이 올바른 순서로 올라왔다면 다음 고리는 클럭이다. 클럭은 단순히 주파수를 만드는 신호가 아니라 시스템의 모든 타이밍 판단 기준이다. CPU와 SoC는 안정적인 클럭이 준비된 이후에만 정상 부팅과 제어가 가능하며, PLL Lock은 목표 주파수 수렴과 해당 클럭 도메인의 사용 준비를 함께 뜻한다. 그래서 측정 시에는 PLL 상태 신호가 있다면 그것과 리셋, 실제 클럭 출력의 관계를 함께 비교하는 것이 좋다.

클럭 품질의 핵심 지표는 위상 잡음(Phase Noise)과 지터(Jitter)다. 주파수 영역의 위상 잡음(dBc/Hz)은 시간 영역의 지터(RMS)로 나타나고, 그 결과 아이 다이어그램이 축소되며 비트 에러가 증가한다. PCIe, USB 3.x, DDR, Ethernet PHY, SerDes 같은 고속 인터페이스의 타이밍 버짓은 수십에서 수백 ps 수준이므로, 지터가 이 버짓을 잠식하면 동작 마진이 사라진다. 발표에서 강조된 10 ps 이하 같은 수치는 보편 규격이라기보다 대상 시스템과 데이터 레이트에 따라 정해지는 설계 기준으로 이해해야 한다.

위상 잡음 측정 방법은 세 가지다. 스펙트럼 분석기로 위상 잡음을 직접 보는 직접 스펙트럼 방법, 위상 검출기로 위상 차이를 변환한 후 스펙트럼을 분석하는 위상 검출기 방법, 두 분석 채널을 이용해 측정기 자체 노이즈를 평균화하는 2채널 상호상관 방법이다. 상호상관 방법은 측정기 노이즈의 영향을 줄이는 대신 두 채널의 측정 구성이 필요하다. 그림 3이 위상 잡음에서 지터, 타이밍 마진 감소로 이어지는 인과와 이 측정 방법들을 정리한다.

5. 부팅 구간 계측: 장시간대와 고속 클럭을 분리한다

기준과 지표가 정해져도 부팅 구간의 계측에는 고유한 함정이 있다. 전원 시퀀스의 순서 검증은 긴 시간축이 필요하지만, 같은 화면에 고속 클럭까지 담으면 그 구간의 샘플 레이트가 부족해 클럭이 앨리어싱(aliasing)되어 왜곡된 파형으로 보인다.

5.1 앨리어싱과 측정 구간 분리

슬라이드의 예시에서는 RESET과 PGOOD 타이밍을 장시간대로 측정하면서 100 MHz 클럭을 함께 획득하자, 클럭의 모양이 불규칙해지고 주기가 실제보다 길게 보이는 왜곡이 발생했다. 이 상태에서는 실제 주파수, 듀티, 지터를 판단할 수 없다. 해법은 측정 구간의 분리다. 트리거 딜레이 또는 포지션을 조정해 리셋 이후 클럭이 나오는 시점으로 화면을 이동하고, 그 구간에서 필요한 샘플 레이트와 메모리 깊이를 확보한다. 그 결과 순서 검증과 클럭 품질 검증이 두 번의 캡처로 나뉘어 측정 횟수는 늘지만, 한 화면에 무리하게 담은 왜곡 파형보다 정확한 판단이 가능하다. 그림 4가 이 과정을 보여준다.

5.2 TIE와 버스 품질 검증

클럭 품질의 정량화에는 TIE(Time Interval Error)를 쓴다. TIE는 이상적인 기준 클럭 대비 실제 에지의 누적 시간 오차로, N번째 에지에서 측정 시간과 N×T0(이상 주기)의 차로 계산한다. 양수는 측정 에지가 늦음을, 음수는 빠름을 뜻한다. TIE 분석 옵션이 있는 오실로스코프는 기준 클럭 대비 오차와 히스토그램을 자동 계산하고, 옵션이 없으면 커서와 ΔT 메뉴로 수동 판독한다. 수동 측정은 추가 옵션 없이 가능하지만 자동 통계 분석을 포기하는 선택이다.

부팅 과정을 제어하는 저속 버스의 검증도 같은 원칙을 따른다. I2C 측정의 핵심은 SCL/SDA의 신호 품질과 Start-Address-ACK-Data-Stop 순서를 함께 검증하는 것이다. 디코딩 결과가 정상으로 보여도 임계 전압(Threshold Level) 설정, 충분한 샘플 레이트와 메모리 깊이, Start 조건·주소 일치·데이터 바이트 기반의 트리거 설정이 갖춰지지 않으면 신호 마진의 부족을 놓칠 수 있다. 디코딩은 주소와 명령을 빠르게 읽는 도구이고, 파형 품질 검증은 별도의 작업이다.

6. DC 전원 품질: 측정값이 아니라 규격 적합을 판정한다

시퀀스와 클럭이 정상이어도 레일 자체의 품질이 부팅을 흔들 수 있다. DC 전원 품질 측정은 전압을 측정했다는 사실로 끝나지 않는다. 먼저 데이터시트의 동작 전압, 허용 오차, 리플, 부하 조건을 정의하고, 프로브·대역폭 제한·접지·부하 상태를 맞춘 조건에서 파형을 획득한 뒤, 측정값을 Min/Max/Tolerance/Ripple 기준과 비교해 판정한다. 그림 5가 이 3단계 절차를 보여준다.

6.1 리플: 크기에서 분포와 주파수까지

리플은 DC 커플링으로 실제 DC 레벨과 전체 변동을 확인한 뒤, AC 커플링으로 DC를 제거하고 확대 관찰한다. 그러나 AC 커플링은 고역통과(High-pass) 특성 때문에 매우 저주파의 리플과 느린 부하 변화를 감쇠·왜곡할 수 있다. 작은 리플의 분해능을 얻는 대신 저주파 정보 일부를 포기하는 선택이므로, 느린 변화까지 판단할 때는 DC 기준 파형을 함께 남겨야 한다. 판정 기준은 Vpp(Pk-Pk)이며 Max-Min은 참고용으로 본다.

리플 크기 하나로 끝내지 않고 분포와 주파수까지 본다. 히스토그램의 주된 기둥은 정상 조건의 대표 리플 크기이고, 주변의 작은 기둥은 간헐적 스파이크·버스트 같은 이상 분포를 뜻한다. 이상 분포가 보이면 FFT로 주파수 성분을 확인해 스위칭, 클럭, 레귤레이터 동작, EMI 소스 등 가능한 원인과의 상관을 분석한다. 측정 위치는 전압을 실제 사용하는 부하가 보는 지점이 기준이며, 레귤레이터 출력단, 전원 경로 중간, 부하 근처를 비교하면 발생 구간을 더 정확히 좁힐 수 있다.

6.2 Drop과 Droop의 분리

Voltage Drop(IR Drop)은 PDN 배선·비아의 DC 저항에 따른 지속적인 전압 강하로, 부하 전류와 경로 저항의 곱으로 표현된다. 반면 Voltage Droop은 급격한 전류 변화율과 기생 L·C에 의한 순간적인 전압 강하로, L×di/dt 성분과 I×R 성분의 합으로 근사된다. 원인이 다르므로 대응도 다르다. IR Drop은 경로 저항과 전류, 즉 배선·비아·전원 분배를 점검하고, Droop은 부하 변화율과 PDN 임피던스, 디커플링 배치, 레귤레이터 응답을 본다. 부팅이나 메모리 초기화 구간에서만 문제가 재현된다면 평균 전압보다 순간적인 Droop을 먼저 의심하는 편이 유리하다고 볼 수 있다.

프로브 선택도 측정 목적에 따라 갈린다. DC-DC 출력 리플은 스위칭 주파수와 고조파를 보는 주파수 영역 접근, CPU 전원(Vcore) 리플은 순간적인 딥과 노이즈를 보는 시간 영역 접근이 맞다. 패시브 프로브는 일반 측정에 비용 효율적이고, 액티브 프로브는 넓은 대역폭과 낮은 입력 커패시턴스를, 파워 레일 프로브는 저노이즈 측정과 높은 공통모드 제거비를 제공한다. 범용성과 비용을 우선하면 패시브 프로브를, 미세 리플의 분해능을 우선하면 파워 레일 프로브를 선택하는 교환 관계다.

7. 측정 환경이 만드는 가짜 파형

규격 기반 판정의 전제는 측정 자체가 옳다는 것이다. 그러나 프로브 보상 불량, 긴 그라운드 리드와 잘못된 접지, 프로브·케이블·터미네이션의 임피던스 불일치, 대역폭 부족, 과도한 프로브 부하(Probe Loading)는 실제 회로에 존재하지 않는 오버슛과 언더슛을 만들어낸다. 이 측정 오차를 점검하지 않고 결과를 그대로 디버깅에 반영하면 존재하지 않는 문제를 쫓느라 시간과 재원이 낭비된다.

대표적인 사례가 그라운드 연결 방식이다. 그라운드 리드를 사용하면 고주파 스파이크, 링잉, 노이즈가 실제보다 크게 보일 수 있고, 그라운드 스프링을 사용하면 리드 대비 더 깨끗한 파형을 관찰할 수 있다. 관찰된 파형이 회로 문제인지 측정 오류인지 의심된다면 리드와 스프링으로 각각 측정해 비교하고, 필요 시 다른 대역폭 설정이나 다른 프로브로 교차 검증한다. 그림 6이 측정 오차의 발생 구조와 제거 후의 차이를 보여준다.

고전압 전원장치(HVPS, High Voltage Power Supply) 측정은 전용 프로브가 전제 조건이다. 고전압 프로브는 안전 감쇠, 절연 설계, 높은 입력 임피던스를 제공하고, 광절연 프로브(Isolated Probe)는 높은 CMRR, 그라운드 루프 제거, 높은 dv/dt 내성을 제공한다. 이들은 파형 품질 이전에 측정자와 접지된 오실로스코프를 보호하는 계측 경계로 보아야 한다.

8. 경계와 다음 단계: PI와 SI의 통합 검증

서두의 긴장으로 돌아가면, 부팅 문제는 전원의 유무가 아니라 전원, PGOOD, 리셋, 클럭이 올바른 순서와 품질로 연결되는지를 보는 데서 풀린다. 다만 본 문서가 근거로 한 자료의 범위는 전원 품질과 동적 부하에 따른 Ripple/Noise 측정까지다. 시스템 블록의 고속 인터페이스와 신호 무결성(SI) 측정은 이 자료의 범위 밖이며 후속 세미나 주제로 예고되었다. 커널 공간과 사용자 공간을 구분하는 소프트웨어 영역의 부팅 지연 판별 역시 계측 장비로 답하기 어려운 경계로 Q&A에서 명시되었다.

그러나 경계가 곧 단절은 아니다. 고속·고집적 시스템에서는 전원 노이즈 증가가 지터 증가로, 전압 강하와 노이즈 증가가 신호 품질 저하로, Ground Bounce가 오동작과 통신 에러로 이어진다. 그래서 SI(신호 무결성)와 PI(전원 무결성)를 동시에 고려한 통합 검증이 필요하며, 개별 검증이 장비상 패스여도 런타임에서 간헐적 부팅 실패나 데이터 에러가 남는 현상은 이 상호 영향으로 설명할 수 있다. 그림 7이 이 상호 연관성을 정리한다.

고급 접근의 방향은 다음과 같이 제시되었다. PI 측에서는 파워 레일 프로브 사용과 VNA 2-Port Shunt-Thru 실측으로 PDN 임피던스를 확인하고, SI 측에서는 전원 노이즈 유발 지터(PSIJ), 동시 스위칭 노이즈(SSN)와 Ground Bounce, 리턴 커런트 패스 관리, 지터 성분 분리(Jitter Decomposition)로 분석을 심화한다. 첫 신호의 순서와 품질을 확정하는 본 문서의 측정이 그 통합 검증의 출발점이 된다.